Debian Electronics Digital design packages

Arachne-pnr implementerer sted- og rutetrin til kompileringsprocessen for udstyr til FPGA'er. Værktøjet accepterer f.eks. som inddata en teknologioversat netliste i BLIF-format, som uddata Yosys-syntesepakken. Er i øjeblikket målrettet Lattice Semiconductor iCE40-familien af FPGA'er. Dets uddata er en tekst-bitstrømrepræsentation for samling af kommandoen IceStorm icepack. Uddata for icepack er en binær bitstrøm, som kan overføres til en udstyrsenhed.

Sammen tilbyder Yosys, arachne-pnr og IceStorm en fuld værktøjskæde Verilog-til-bitstrøm udviklet i åben kildekode for iCE40 1K og 8K FPGA-udvikling.

Forfatterne til arachne-pnr har nu forberedt efterfølgeren »nextpnr«.

Covered er et Verilogredskab til kodedækning som læser i et Verilogdesign og opretter en VCD/LXT-dumpfil ud fra det design og derefter opretter en dækningsfil som kan sammenføjes med andre dækningsfiler eller bruges til at oprette en dækningsrapport. Covered indeholder også redskabet til en grafisk brugergrænseflade som læser en dækningsfil for at tillade interaktiv dækningsopdagelse. Områder som Coverede dækker er: linje, toggle, hukommelse, kombineret logik, FSM-tilstand/tilstandsovergang og assertiondækning.

Drawtiming er et kommandolinjeværktøj for dokumentation af maskinelle design via tidsdiagrammer. Værktøjet sender signalbeskrivelser i tekst ind og udsender billedtidsdiagrammer i mange forskellige formater.

GHDL er en kompiler og simulator for VHDL, et Hardware Description Language. GHDL er ikke en fortolker: Den gør det muligt at analysere og udvide kilder til at oprette maskinkode fra dine design. Programkørsel er den eneste måde for simulering i høj hastighed.

GHDL tilbyder tre motorer til oprettelse af maskinkode: en baseret på GCC, en der bruger LLVM-kompilerpakken og en GHDL-specifik kaldt mcode. Disse er tilgængelige i pakkerne ghdl-gcc, ghdl-llvm og ghdl-mcode respektivt. Både GCC- og LLVM-motorerne opretter højt optimeret kode for glimrende simuleringsydelse, mens simuleringer kompileret med GCC- motoren også tillader dækningstest via gcov. Motoren mcode opretter mindre ydende kode, men godtgør det ved meget hurtigere kompilering. Det foretrækkes derfor til mindre projekter uden store eller langtidskørende simuleringer.

Flere motorer kan installeres på samme tid og vælges ved enten at starte den ønskede GHDL direkte (som ghdl-gcc, ghdl-llvm eller ghl- mcode) eller ved at specificere en GHDL_BACKEND-miljøvariabel (indeholdende gcc, llvm eller mcode) mens ghdl startes.

Denne pakke er en afhængighedspakker, der sikrer at mindst en motor er installeret.

gtkwave er en fremviser for VCD-filer (Value Change Dump), som normalt oprettes af digitale kredsløbssimulatorer. (Disse filer har ingen forbindelse til video-cd'er!).

IRSIM er et værktøj til simulering af digitale kredsløb. Det er en »Switch-niveau« simulator; det vil sige den opfatter transistorer som ideelle relæer. Udvundet kapacitans og klumpet modstandsværdier bruges til at gøre relæet lidt mere realistisk end det ideelle, ved hjælp af RC-tidskonstanter til at forudsige den relative timing af hændelser.

Icarus Verilog er lavet for at kompilere alle dele af Verilog HDL som beskrevet i IEEE-1364-standarden. Programmet er ikke helt klart. I øjeblikket håndteres en blanding af strukturelle og opførsel konstruktioner.

Kompileren kan være målrettet enten simulering eller netlist (EDIF).

MyHDL turns Python into a hardware description and verification language, providing hardware engineers with the power of the Python ecosystem.

Python can then be used as an event-driven simulator using Python decorators actively to specify what corresponds to 'processes' in Verilog / VHDL and thereby achieve concurrency.

This package installs the library for Python 3.

Qrouter er et værktøj til at oprette metallag og viadukter til fysisk at forbinde en netliste i en VLSI-fabrikationsteknologi. Det er en labyrintruter, ellers kendt under navnet »over-the-cell«-ruter eller »sea-of-gates«-ruter. Det vil sige til forskel fra en kanalruter, så begynder den med en beskrivelse af placerede standardceller, normalt pakket sammen med minimal mellemrum og placerer så metalruter over standardcellerne.

Qrouter bruger de åbne standardformater LEF og DEF som filinddata og uddata. Værktøjet bruger celledefinitionerne fra en LEF-fil og analyserer geometrien for hver celle for at bestemme kontaktpunkter og ruteobstruktioner. Det læser så celleplaceringen, pin-placering og netliste fra en DEF-fil, udfører den detaljerede rute og skriver en annoteret DEF-fil som uddata.

Simulide er en elektronisk kredsløbssimulator i realtid lavet til hobbybrugere og studenteksperimenter med simple og almene elektroniske kredsløb og PIC-, AVR- og Arduino microcontroller-simuleringer.

Verilator er den hurtigste frie Verilog HDL-simulator, og den slår mange kommercielle simulatorer. Den kompilerer synthesizer egnet Verilog (ikke test-bench-kode!), samt lidt PSL, SystemVerilog- og Synthesis-påstande til C++ eller SystemC-kode. Det er designet for store projekter, hvor hurtig simuleringsydelse er af primær koncern, og er specielt velegnet til at oprette kørbare modeller for CPU'er for indlejrede programdesignhold.

Dette er en ramme for Verilog RTL-syntese. Det har i øjeblikket omfattende Verilog-2005-understøttelse og tilbyder et grundlæggende sæt af syntesealgoritmer for diverse programdomæner.

Yosys kan tilpasse til at udføre alle syntesejob ved at kombinere de eksisterende gennemløb (algoritmer) via synteseskripter og tilføje yderligere gennemløb efter behov ved at udvide yosys C++-kodebasen.