Debian Electronics Digital design packages

Arachne-pnr implementa il passo "posizionamento e percorsi" del processo di compilazione hardware per gli FPGA. Accetta come input una netlist technology-mapped in formato BLIF, ad esempio come quella prodotta in output dalla suite di sintesi Yosys. Attualmente ha come obiettivo la famiglia di FPGA iCE40 di Lattice Semiconductor. Il suo output è una rappresentazione testuale del flusso di bit da assemblare con il comando icepack di IceStorm. L'output di icepack è un flusso binario di bit che può essere caricato su un dispositivo hardware.

Insieme, Yosys, arachne-pnr e IceStorm forniscono una catena di strumenti Verilog-to-bistream completamente open source per lo sviluppo su FPGA iCE40 1K e 8K.

Gli autori di arachne-pnr hanno ora preparato il suo successore "nextpnr".

Covered è un'utilità per misurare la copertura del codice per Verilog che legge un progetto Verilog e un file di dump VCD/LXT generato a partire da esso e produce un file di copertura che può essere unificato con altri o usato per creare un rapporto sulla copertura del codice. Covered contiene anche l'utilità GUI per rapporti sulla copertura del codice che legge un file di copertura per permettere l'analisi interattiva della copertura. Le aree di copertura misurate da Covered sono: riga, toggle, memoria, logica combinatoria, transizione da stato a stato per gli ASF e copertura delle asserzioni.

Drawtiming è uno strumento da riga di comando per documentare progetti hardware con diagrammi di temporizzazione. Prende descrizioni testuali dei segnali e produce immagini di diagrammi temporali in molti formati possibili.

GHDL è un compilatore e simulatore per VHDL, un linguaggio di descrizione di hardware. GHDL non è un interprete: permette di analizzare ed elaborare sorgenti per generare codice macchina dal proprio progetto. L'esecuzione di programmi nativi è l'unica via per avere simulazione ad alta velocità.

GHDL offre tre backend per generazione di codice macchina: uno basato su GCC, uno che usa la suite di compilazione LLVM e uno specifico per GHDL chiamato mcode. Sono disponibili, rispettivamente, nei pacchetti ghdl-gcc, ghdl-llvm e ghdl-mcode. Entrambi i backend GCC e LLVM creano codice altamente ottimizzato per prestazioni di simulazione eccellenti, mentre le simulazioni compilate con il backend GCC permettono anche il test della copertura di codice usando gcov. Il backend mcode crea codice con prestazioni minori, ma ciò è compensato da una compilazione molto più veloce. È perciò preferibile per progetti più piccoli senza simulazioni grandi o che durano a lungo.

È possibile installare più backend simultaneamente e selezionarli o invocando direttamente il GHDL desiderato (come ghdl-gcc, ghdl-llvm o ghdl-mcode) oppure fornendo una variabile d'ambiente GHDL_BACKEND (contenente gcc, llvm o mcode) quando si invoca ghdl.

Questo è un pacchetto di dipendenze che assicura che sia installato almeno un backend.

gtkwave è un visualizzatore per file VCD (Value Change Dump) che sono solitamente creati da simulatori di circuiti digitali. Questi file non hanno nulla a che vedere con i Video CD!

IRSIM è uno strumento per simulare circuiti digitali. È un simulatore a livello di interruttore, cioè tratta i transistor come interruttori ideali. I valori di capacità estratta e di resistenza aggregata sono usati per rendere l'interruttore un pochino più realistico di quello ideale, usando le costanti di tempo RC per predire le tempistiche relative degli eventi.

Icarus Verilog è pensato per compilare tutti i Verilog HDL come descritto nello standard IEEE-1364. Non è ancora del tutto pronto. Al momento gestisce vari costrutti strutturali e comportamentali.

Il compilatore può usare come target una simulazione o un elenco delle connessioni (EDIF).

MyHDL turns Python into a hardware description and verification language, providing hardware engineers with the power of the Python ecosystem.

Python can then be used as an event-driven simulator using Python decorators actively to specify what corresponds to 'processes' in Verilog / VHDL and thereby achieve concurrency.

This package installs the library for Python 3.

Qrouter è uno strumento per generare strati metallici e "vie" per connettere fisicamente una netlist nella tecnologia di fabbricazione VLSI. È uno sbrogliatore maze altrimenti conosciuto come "over-the-cell" o "sea-of-gates". Vale a dire che, a differenza di uno sbrogliatore channel, inizia con una descrizione delle celle standard posizionate, comunemente raggruppate alla distanza minima, e posiziona le tracce metalliche sopra le celle standard.

Qrouter usa i formati standard aperti LEF e DEF come file di input e output. Prende le definizioni delle celle da un file LEF e analizza la geometria di ogni cella per determinare i punti di contatto e gli ostacoli per le tracce. Poi legge da un file DEF le posizioni delle celle e dei piedini e la netlist, esegue lo sbroglio dettagliato e scrive in output un file DEF annotato.

Simulide è un simulatore di circuiti elettronici in tempo reale pensato per la sperimentazione di hobbisti e studenti con semplici circuiti elettronici di uso generale e simulazione di microcontrollori PIC, AVR e Arduino.

Verilator è il più veloce simulatore libero di Verilog HDL e batte molti simulatori commerciali. Compila Verilog sintetizzabile (non codice per benchtest!), più alcune dichiarazioni PSL, SystemVerilog e Synthesis in codice C++ o SystemC. È progettato per vasti progetti in cui prestazioni veloci di simulazione sono di primaria importanza ed è specialmente adatto per generare modelli eseguibili di CPU per gruppi di progettazione di software embedded.

Questa è un'infrastruttura per la sintesi di RTL Verilog. Attualmente ha una gestione ampia di Verilog-2005 e fornisce un insieme di base di algoritmi di sintesi per svariati domini d'applicazione.

Yosys può essere adattato per eseguire qualsiasi lavoro di sintesi combinando i passaggi esistenti (algoritmi) usando script di sintesi e aggiungendo i passaggi aggiuntivi necessari estendendo la base di codice C++ di Yosys.