Debian Electronics Digital design packages

Arachne-pnr implémente l'étape de placement et routage pour le processus de compilation matérielle pour les FPGA. Il accepte en entrée une netlist de correspondance technologique au format BLIF, qui est par exemple la sortie de la suite de synthèse Yosys. Il cible actuellement la famille de FPGA iCE40 de Lattice Semiconductor. Sa sortie est une représentation textuelle de séquence de bits (bitstream) pour l'assembleur par la commande icepack d'IceStorm. La sortie d'icepack est une séquence de bits binaire qui peut être envoyée vers un périphérique matériel.

Ensemble, Yosys, arachne-pnr et IceStorm fournissent une chaîne d'outils « Verilog vers séquence de bits » libre pour le développement des FPGA iCE40 1K et 8K.

Les auteurs d'arachne-pnr ont maintenant préparé son successeur « nextpnr ».

Covered est un utilitaire de couverture de code Verilog qui lit une conception Verilog et un fichier généré de vidage VCD/LXT, et crée un fichier de couverture pouvant être fusionné avec d’autres fichiers ou utilisé pour générer un rapport de couverture. Covered fournit aussi un utilitaire graphique de rapport de couverture qui lit dans un fichier de couverture pour permettre une exploration interactive de couverture. Les domaines de couverture mesurés par Covered sont la couverture de lignes, de bascules, de mémoires, de logique combinatoire, les transitions d’état à état de machine à états fines et les assertions.

Ce paquet fournit un outil en ligne de commande pour documenter les conceptions matérielles grâce à des chronogrammes. Il lit les descriptions des signaux à partir de fichiers texte et produit des chronogrammes dans de nombreux formats.

GHDL is a compiler and simulator for VHDL, a Hardware Description Language. GHDL is not an interpreter: it allows you to analyse and elaborate sources to generate machine code from your design. Native program execution is the only way for high speed simulation.

GHDL offers three machine code generation backends: one based on GCC, one using the LLVM compiler suite and a GHDL specific one called mcode. These are available in the ghdl-gcc, ghdl-llvm and ghdl-mcode packages respectively. Both the GCC and LLVM backends create highly optimized code for excellent simulation performance while simulations compiled with the GCC backend also allow coverage testing using gcov. The mcode backend creates less performant code but makes up for it with much faster compilation. It is therefore preferable for smaller projects without large or long running simulations.

Multiple backends can be installed at the same time and selected by either invoking the desired GHDL directly (as ghdl-gcc, ghdl-llvm or ghdl-mcode) or by providing a GHDL_BACKEND environment variable (containing gcc, llvm or mcode) while invoking ghdl.

This package is a dependency package that will make sure at least one backend is installed.

Gtkwave est un afficheur de fichiers VCD (« Value Change Dump ») qui sont en général créés par des simulateurs de circuit numérique. (Ces fichiers n'ont aucun rapport avec les CD vidéo !)

IRSIM est un outil pour simuler des circuits binaires. C’est un simulateur au niveau commutation, c'est-à-dire qu’il traite les transistors comme des interrupteurs idéaux. Des valeurs de capacitance et de résistance série équivalente sont utilisées pour rendre le commutateur un peu plus réaliste que le modèle idéal, en utilisant des constantes de temps de circuit RC pour estimer la synchronisation relative des évènements.

Icarus Verilog est prévu pour compiler tout le code Verilog HDL, tel qu’il est décrit dans le standard IEEE-1364. Ce n’est pas encore entièrement réalisé. Actuellement, il gère un mélange de constructions structurelles et comportementales.

Le compilateur peut viser soit une simulation, soit une liste de liens (netlist – EDIF).

MyHDL convertit Python en un langage de description et de vérification de matériel, apportant aux architectes informatiques la puissance de l’écosystème de Python.

Python peut être utilisé comme simulateur basé sur les évènements en utilisant activement des décorateurs de Python pour préciser ce qui correspond aux « processus » dans Verilog/VHDL et par conséquent réaliser la décomposition.

Ce paquet installe la bibliothèque pour Python 3.

Qrouter is a tool to generate metal layers and vias to physically connect together a netlist in a VLSI fabrication technology. It is a maze router, otherwise known as an "over-the-cell" router or "sea-of-gates" router. That is, unlike a channel router, it begins with a description of placed standard cells, usually packed together at minimum spacing, and places metal routes over the standard cells.

Qrouter uses the open standard LEF and DEF formats as file input and output. It takes the cell definitions from a LEF file, and analyzes the geometry for each cell to determine contact points and route obstructions. It then reads the cell placement, pin placement, and netlist from a DEF file, performs the detailed route, and writes an annotated DEF file as output.

Simulide est un simulateur de circuit électronique destiné à l’expérimentation par des amateurs ou des étudiants de circuits électroniques d’usage général et à la simulation de microcontrôleur PIC, AVR ou Arduino.

Verilator est le simulateur Verilog HDL libre le plus rapide, dépassant beaucoup de simulateurs commerciaux. Il compile du Verilog synthétisable (mais pas du code de banc d’essai !), plus quelques assertions PSL, SystemVerilog ou Synthesis dans du code C++ ou SystemC. Il est conçu pour de vastes projets où des performances rapides de simulation sont le souci principal, et il convient parfaitement pour créer des modèles d’exécutables de CPU pour des équipes concevant des logiciels embarqués.

Il s’agit d’un cadriciel pour la synthèse RTL Verilog. Actuellement, il prend en charge de manière importante Verilog-2005 et fournit un ensemble basique d’algorithmes de synthèse pour des domaines d’applications variés.

Yosys peut être adapté pour réaliser tout travail de synthèse en combinant les passages existants (algorithmes) en utilisant des scripts de synthèse et en ajoutant des passages, selon les besoins, en étendant la base codée en C++ de yosys.