Debian Electronics Digital design packages

Arachne-pnr implémente l'étape de placement et routage pour le processus de compilation matérielle pour les FPGA. Il accepte en entrée une netlist de correspondance technologique au format BLIF, qui est par exemple la sortie de la suite de synthèse Yosys. Il cible actuellement la famille de FPGA iCE40 de Lattice Semiconductor. Sa sortie est une représentation textuelle de séquence de bits (bitstream) pour l'assembleur par la commande icepack d'IceStorm. La sortie d'icepack est une séquence de bits binaire qui peut être envoyée vers un périphérique matériel.

Ensemble, Yosys, arachne-pnr et IceStorm fournissent une chaîne d'outils « Verilog vers séquence de bits » libre pour le développement des FPGA iCE40 1K et 8K.

Les auteurs d'arachne-pnr ont maintenant préparé son successeur « nextpnr ».

Covered est un utilitaire de couverture de code Verilog qui lit une conception Verilog et un fichier généré de vidage VCD/LXT, et crée un fichier de couverture pouvant être fusionné avec d’autres fichiers ou utilisé pour générer un rapport de couverture. Covered fournit aussi un utilitaire graphique de rapport de couverture qui lit dans un fichier de couverture pour permettre une exploration interactive de couverture. Les domaines de couverture mesurés par Covered sont la couverture de lignes, de bascules, de mémoires, de logique combinatoire, les transitions d’état à état de machine à états fines et les assertions.

Ce paquet fournit un outil en ligne de commande pour documenter les conceptions matérielles grâce à des chronogrammes. Il lit les descriptions des signaux à partir de fichiers texte et produit des chronogrammes dans de nombreux formats.

GHDL est un compilateur et un simulateur pour VHDL, un langage de description de matériel. Ce n’est pas un interpréteur. Il permet d’analyser et d’élaborer des sources pour générer du code machine à partir de leur conception. L’exécution native de programme est la seule façon pour une simulation à haute vitesse.

GHDL propose trois dorsaux de génération de code machine, un basé sur GCC, un utilisant la suite de compilation LLVM et un spécifique à GHDL appelé mcode. Ils sont disponibles respectivement dans les paquets ghdl-gcc, ghdl-llvm et ghdl-mcode. Les deux dorsaux GCC et LLVM créent du code hautement optimisé pour des performances de simulation excellentes tandis que les simulations compilées avec le dorsal GCC permettent le test de couverture en utilisant gcov. Le dorsal mcode crée du code moins performant mais le compense par une compilation plus rapide. Il est donc préférable pour des projets petits, sans simulation très grande ou de grande durée.

Plusieurs dorsaux peuvent être installés en même temps et sélectionnés soit en invoquant le GHDL désiré directement (comme ghdl-gcc, ghdl-llvm ou ghdl-mcode) ou en fournissant une variable d’environnement GHDL_BACKEND (contenant gcc, llvm ou mcode) lors de l’invocation de ghdl.

Ce paquet est un paquet de dépendance pour être sûr qu’au moins un dorsal soit installé.

Gtkwave est un afficheur de fichiers VCD (« Value Change Dump ») qui sont en général créés par des simulateurs de circuit numérique. (Ces fichiers n'ont aucun rapport avec les CD vidéo !)

IRSIM est un outil pour simuler des circuits binaires. C’est un simulateur au niveau commutation, c'est-à-dire qu’il traite les transistors comme des interrupteurs idéaux. Des valeurs de capacitance et de résistance série équivalente sont utilisées pour rendre le commutateur un peu plus réaliste que le modèle idéal, en utilisant des constantes de temps de circuit RC pour estimer la synchronisation relative des évènements.

Icarus Verilog est prévu pour compiler tout le code Verilog HDL, tel qu’il est décrit dans le standard IEEE-1364. Ce n’est pas encore entièrement réalisé. Actuellement, il gère un mélange de constructions structurelles et comportementales.

Le compilateur peut viser soit une simulation, soit une liste de liens (netlist – EDIF).

MyHDL turns Python into a hardware description and verification language, providing hardware engineers with the power of the Python ecosystem.

Python can then be used as an event-driven simulator using Python decorators actively to specify what corresponds to 'processes' in Verilog / VHDL and thereby achieve concurrency.

This package installs the library for Python 3.

Qrouter is a tool to generate metal layers and vias to physically connect together a netlist in a VLSI fabrication technology. It is a maze router, otherwise known as an "over-the-cell" router or "sea-of-gates" router. That is, unlike a channel router, it begins with a description of placed standard cells, usually packed together at minimum spacing, and places metal routes over the standard cells.

Qrouter uses the open standard LEF and DEF formats as file input and output. It takes the cell definitions from a LEF file, and analyzes the geometry for each cell to determine contact points and route obstructions. It then reads the cell placement, pin placement, and netlist from a DEF file, performs the detailed route, and writes an annotated DEF file as output.

Simulide est un simulateur de circuit électronique destiné à l’expérimentation par des amateurs ou des étudiants de circuits électroniques d’usage général et à la simulation de microcontrôleur PIC, AVR ou Arduino.

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

This is a framework for Verilog RTL synthesis. It currently has extensive Verilog-2005 support and provides a basic set of synthesis algorithms for various application domains.

Yosys can be adapted to perform any synthesis job by combining the existing passes (algorithms) using synthesis scripts and adding additional passes as needed by extending the yosys C++ code base.