Debian Electronics FPGA development packages

Arachne-pnr implementerer sted- og rutetrin til kompileringsprocessen for udstyr til FPGA'er. Værktøjet accepterer f.eks. som inddata en teknologioversat netliste i BLIF-format, som uddata Yosys-syntesepakken. Er i øjeblikket målrettet Lattice Semiconductor iCE40-familien af FPGA'er. Dets uddata er en tekst-bitstrømrepræsentation for samling af kommandoen IceStorm icepack. Uddata for icepack er en binær bitstrøm, som kan overføres til en udstyrsenhed.

Sammen tilbyder Yosys, arachne-pnr og IceStorm en fuld værktøjskæde Verilog-til-bitstrøm udviklet i åben kildekode for iCE40 1K og 8K FPGA-udvikling.

Forfatterne til arachne-pnr har nu forberedt efterfølgeren »nextpnr«.

Projekt IceStorm forsøger at dokumentere bitstrømformatet (bitstream) for Lattice iCE40 FPGA'er og tilbyde simple værktøjer for analyse og oprettelse af bitstrømfiler.

Fokus for projektet er på iCE40 LP/HX 1K/4K/8K-chip. iCE40 UltraPlus-delene er også understøttet, inklusive DSP'er, oscillatorer, RGB og SPRAM. iCE40 LM, Ultra og UltraLite-delene er endnu ikke understøttet.

Denne pakke indeholder flere værktøjer krævet for at håndtere bitstrømmen.

Fpgatools er en værktøjskæde til at programmere feltprogrammerbare adgangsarrayer (FPGA). Den eneste understøttede chip på dette tidspunkt er xc6slx9, en billig men kraftig 45nm-generation chip med omkring 2.400 LUT'er, blokram og øgede-akkumulerede enheder.

gtkwave er en fremviser for VCD-filer (Value Change Dump), som normalt oprettes af digitale kredsløbssimulatorer. (Disse filer har ingen forbindelse til video-cd'er!).

Icarus Verilog er lavet for at kompilere alle dele af Verilog HDL som beskrevet i IEEE-1364-standarden. Programmet er ikke helt klart. I øjeblikket håndteres en blanding af strukturelle og opførsel konstruktioner.

Kompileren kan være målrettet enten simulering eller netlist (EDIF).

Nextpnr er et FPGA-sted og -ruteværktøj. Dets formål er at omdanne en topologisk beskrivelse af digitalt udstyr fremstillet af et FPGA-logisk synteseværktøj som yosys til et uddybende kort af forbindelser mellem de forbudne funktionelle enheder tilgængelige indeni FPGA's struktur.

For at verificere det fuldt implementerede design for korrekt operation er højhastigheds timing-analyse af designet også understøttet.

Nextpnr-ice40 understøtter Lattice iCE40-serien for FPGA'er og bruger udstyrsbeskrivelsen chipdb fra pakken fpga-icestorm.

Denne pakke understøtter kun grænsefladen for kommandolinjen. Der er også en grafisk brugerflade i pakken nextpnr-ice40-qt.

Verilator er den hurtigste frie Verilog HDL-simulator, og den slår mange kommercielle simulatorer. Den kompilerer synthesizer egnet Verilog (ikke test-bench-kode!), samt lidt PSL, SystemVerilog- og Synthesis-påstande til C++ eller SystemC-kode. Det er designet for store projekter, hvor hurtig simuleringsydelse er af primær koncern, og er specielt velegnet til at oprette kørbare modeller for CPU'er for indlejrede programdesignhold.

Dette er en ramme for Verilog RTL-syntese. Det har i øjeblikket omfattende Verilog-2005-understøttelse og tilbyder et grundlæggende sæt af syntesealgoritmer for diverse programdomæner.

Yosys kan tilpasse til at udføre alle syntesejob ved at kombinere de eksisterende gennemløb (algoritmer) via synteseskripter og tilføje yderligere gennemløb efter behov ved at udvide yosys C++-kodebasen.