Debian Electronics FPGA development packages

Arachne-pnr implémente l'étape de placement et routage pour le processus de compilation matérielle pour les FPGA. Il accepte en entrée une netlist de correspondance technologique au format BLIF, qui est par exemple la sortie de la suite de synthèse Yosys. Il cible actuellement la famille de FPGA iCE40 de Lattice Semiconductor. Sa sortie est une représentation textuelle de séquence de bits (bitstream) pour l'assembleur par la commande icepack d'IceStorm. La sortie d'icepack est une séquence de bits binaire qui peut être envoyée vers un périphérique matériel.

Ensemble, Yosys, arachne-pnr et IceStorm fournissent une chaîne d'outils « Verilog vers séquence de bits » libre pour le développement des FPGA iCE40 1K et 8K.

Les auteurs d'arachne-pnr ont maintenant préparé son successeur « nextpnr ».

Project IceStorm aims at documenting the bitstream format of Lattice iCE40 FPGAs and providing simple tools for analyzing and creating bitstream files.

The focus of the project is on the iCE40 LP/HX 1K/4K/8K chips. The iCE40 UltraPlus parts are also supported, including DSPs, oscillators, RGB and SPRAM. iCE40 LM, Ultra and UltraLite parts are not yet supported.

This package contains multiple tools needed to handle the bitstream.

fpgatools est une chaîne de compilation pour programmer des FGPA (field-programmable gate array, réseau de portes programmables in situ). La seul puce aujourd’hui prise en charge est le xc6slx9, une puce de la génération 45 nm peu chère mais puissante avec 2400 tables de correspondance (LUT), une mémoire par blocs et des circuits multiplieur-accumulateur.

Gtkwave est un afficheur de fichiers VCD (« Value Change Dump ») qui sont en général créés par des simulateurs de circuit numérique. (Ces fichiers n'ont aucun rapport avec les CD vidéo !)

Icarus Verilog est prévu pour compiler tout le code Verilog HDL, tel qu’il est décrit dans le standard IEEE-1364. Ce n’est pas encore entièrement réalisé. Actuellement, il gère un mélange de constructions structurelles et comportementales.

Le compilateur peut viser soit une simulation, soit une liste de liens (netlist – EDIF).

nextpnr est un outil de placement et routage pour les FGPA (réseau de portes programmables in situ). Son objectif est de convertir une description topologique de circuit logique produite par un outil de synthèse de logique FGPA, tel que yosys, en une carte de connexions entre les unités fonctionnelles câblées disponibles dans la conception du FPGA.

Dans un but de vérification, l’analyse à haute vitesse de la conception pour un fonctionnement correct est aussi prise en charge.

nextpnr-ice40 gère les séries iCE40 de FPGA de Lattice iCE40 et utilise les descriptions de matériels de chipdb fourni par le paquet fpga-icestorm.

Ce paquet fournit seulement l’interface en ligne de commande. Une version graphique existe fournie par le paquet nextpnr-ice40-qt.

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

This is a framework for Verilog RTL synthesis. It currently has extensive Verilog-2005 support and provides a basic set of synthesis algorithms for various application domains.

Yosys can be adapted to perform any synthesis job by combining the existing passes (algorithms) using synthesis scripts and adding additional passes as needed by extending the yosys C++ code base.