Debian Electronics FPGA development packages

Arachne-pnr implementa il passo "posizionamento e percorsi" del processo di compilazione hardware per gli FPGA. Accetta come input una netlist technology-mapped in formato BLIF, ad esempio come quella prodotta in output dalla suite di sintesi Yosys. Attualmente ha come obiettivo la famiglia di FPGA iCE40 di Lattice Semiconductor. Il suo output è una rappresentazione testuale del flusso di bit da assemblare con il comando icepack di IceStorm. L'output di icepack è un flusso binario di bit che può essere caricato su un dispositivo hardware.

Insieme, Yosys, arachne-pnr e IceStorm forniscono una catena di strumenti Verilog-to-bistream completamente open source per lo sviluppo su FPGA iCE40 1K e 8K.

Gli autori di arachne-pnr hanno ora preparato il suo successore "nextpnr".

Il progetto IceStorm mira a documentare il formato bitstream di FPGA Lattice iCE40 e a fornire semplici strumenti per analizzare e creare file bitstream.

Il progetto si focalizza sui chip iCE40 LP/HX 1K/4K/8K. Sono supportate anche le parti UltraPlus di iCE40, inclusi DSP, oscillatori, RGB e SPRAM. Le parti LM, Ultra e UltraLite di iCE40 non sono ancora supportate.

Questo pacchetto contiene diversi strumenti necessari per gestire i bitstream.

fpgatools è una toolchain per programmare FPGA (Field-Programmable Gate Array). L'unico chip supportato al momento è xc6slx9, un chip della generazione 45nm economico ma potente con circa 2400 LUT, blocco di RAM e dispositivi con accumulo multiplo.

gtkwave è un visualizzatore per file VCD (Value Change Dump) che sono solitamente creati da simulatori di circuiti digitali. Questi file non hanno nulla a che vedere con i Video CD!

Icarus Verilog è pensato per compilare tutti i Verilog HDL come descritto nello standard IEEE-1364. Non è ancora del tutto pronto. Al momento gestisce vari costrutti strutturali e comportamentali.

Il compilatore può usare come target una simulazione o un elenco delle connessioni (EDIF).

nextpnr è uno strumento per posizionamento e instradamento di FPGA. Il suo scopo è di trasformare una descrizione topologica di hardware digitale prodotta da uno strumento di sintesi logica FPGA, come yosys, in una mappa elaborata di connessioni tra unità funzionali fisse disponibili all'interno della struttura di FPGA.

Per verificare il corretto funzionamento ad alta velocità del progetto completamente implementato, è anche supportata l'analisi temporale del progetto.

nextpnr-ice40 supporta la serie Lattice iCE40 di FPGA e utilizza il chipdb di descrizioni hardware dal pacchetto fpga-icestorm.

Questo pacchetto supporta solo l'interfaccia a riga di comando; esiste anche una versione GUI nel pacchetto nextpnr-ice40-qt.

Verilator è il più veloce simulatore libero di Verilog HDL e batte molti simulatori commerciali. Compila Verilog sintetizzabile (non codice per benchtest!), più alcune dichiarazioni PSL, SystemVerilog e Synthesis in codice C++ o SystemC. È progettato per vasti progetti in cui prestazioni veloci di simulazione sono di primaria importanza ed è specialmente adatto per generare modelli eseguibili di CPU per gruppi di progettazione di software embedded.

Questa è un'infrastruttura per la sintesi di RTL Verilog. Attualmente ha una gestione ampia di Verilog-2005 e fornisce un insieme di base di algoritmi di sintesi per svariati domini d'applicazione.

Yosys può essere adattato per eseguire qualsiasi lavoro di sintesi combinando i passaggi esistenti (algoritmi) usando script di sintesi e aggiungendo i passaggi aggiuntivi necessari estendendo la base di codice C++ di Yosys.