Debian Electronics ASIC development packages

Electric er et sofistikeret elektrisk CAD-system, som kan håndtere mange former for kredsløbsdesign, inklusive tilpasset IC-layout (ASIC'er), skematisk tegning, sprogspecifikationer for beskrivelse af maskinel og elektro-mekanisk hybrid layout.

gtkwave er en fremviser for VCD-filer (Value Change Dump), som normalt oprettes af digitale kredsløbssimulatorer. (Disse filer har ingen forbindelse til video-cd'er!).

Gwave er et værktøj til visning af analoge data såsom uddata for Spice-simulationer.

Gwave kan læse rå (raw) filer fra spice2G6, spice3F5 eller ngspice og et tabulært ASCII-format egnet for brug med GnuCAP eller hjemmeudviklede værktøjer. Værktøjet kan også læse flere binære og ascii-filer skrevet af kommercielle spice-type simulatorer såsom hspice, tspice og nanosim.

Værktøjet understøtter flere »paneler« (linjekort) med flere variabler vist i hver. To lodrette markørbjælker er tilgængelige for målinger af tidsforskel. Flere filer kan indlæses for sammenligning af resultater for flere simulationer.

Icarus Verilog er lavet for at kompilere alle dele af Verilog HDL som beskrevet i IEEE-1364-standarden. Programmet er ikke helt klart. I øjeblikket håndteres en blanding af strukturelle og opførsel konstruktioner.

Kompileren kan være målrettet enten simulering eller netlist (EDIF).

Dette er en meget god fremviser for GDSII og andre layout-filer brugt i halvleder-industrien.

Svarer til »magic«, men har en meget mere moderne grafisk brugerflade og den er meget mere robust til at håndtere alle slags GDSII-filer oprettet af diverse andre værktøjer. Dets fokus er mere på fremvisning end redigering, men har også begrænset, men udvidende, understøttelse for DRC og udtrækning for LVS.

Magic er et ærværdigt VLSI-layoutværktøj, skrevet i 1980'erne på Berkeley af John Ousterhout, nu kendt primært for at skrive skriptfortolkningssproget Tcl. Hovedsagelig på grund af sin liberale Berkeleylicens, er magic forblevet populært hos universiteter og små virksomheder. Åben kildekode-licensen har gjort det muligt for VLSI-ingeniører med en smule forstand på programmering at implementere kloge ideer og hjælpe magic med at være ajour med fabrikationsteknologi. Det er dog den gennemtænkte grundalgoritme, som skylder magic den største del af sin popularitet. Magic er bredt anerkendt for at være det nemmeste værktøj for kredsløbslayout, selv for folk som til sidst afhænger af kommercielle værktøjer til deres designforløb for produkter.

Netgen er et værktøj til at sammenligne netlister, en proces kendt som LVS, der står for »Layout vs. Schematic«. Dette er et vigtigt trin i det integrerede kredsløbsdesignforløb, der sikrer at geometrien opsat matcher det forventede kredsløb.

Meget små kredsløb kan omgå dette trin ved at bekræfte kredsløbsoperation via udtrækning og simulering. Meget store digitale kredsløb er normalt oprettet af værktøjer fra beskrivelser på højt niveau, via kompilere der sikrer det korrekte layoutgeometri. Det største behov for LVS er i store analoge eller blandet-signal kredsløb, der ikke kan simuleres indenfor en fornuftig tid.

Bemærk at det kørbare navn i Debian er »netgen-lvs«. For detaljer, se /usr/share/doc/netgen-lvs/README.Debian

Efter syntese, sted og rute for et digitalt kredsløb, er det nødvendigt at verificere timingen for designet. OpenSTA er et værktøj for præcis det. Det har en Tcl-grænseflade til at indtaste kommandoer for analyse af design.

Bruger typisk som inddata en verilog-netliste, en liberty-fil og andre parasitics-information fra de placerede og omdirigerede design.

Qrouter er et værktøj til at oprette metallag og viadukter til fysisk at forbinde en netliste i en VLSI-fabrikationsteknologi. Det er en labyrintruter, ellers kendt under navnet »over-the-cell«-ruter eller »sea-of-gates«-ruter. Det vil sige til forskel fra en kanalruter, så begynder den med en beskrivelse af placerede standardceller, normalt pakket sammen med minimal mellemrum og placerer så metalruter over standardcellerne.

Qrouter bruger de åbne standardformater LEF og DEF som filinddata og uddata. Værktøjet bruger celledefinitionerne fra en LEF-fil og analyserer geometrien for hver celle for at bestemme kontaktpunkter og ruteobstruktioner. Det læser så celleplaceringen, pin-placering og netliste fra en DEF-fil, udfører den detaljerede rute og skriver en annoteret DEF-fil som uddata.

Verilator er den hurtigste frie Verilog HDL-simulator, og den slår mange kommercielle simulatorer. Den kompilerer synthesizer egnet Verilog (ikke test-bench-kode!), samt lidt PSL, SystemVerilog- og Synthesis-påstande til C++ eller SystemC-kode. Det er designet for store projekter, hvor hurtig simuleringsydelse er af primær koncern, og er specielt velegnet til at oprette kørbare modeller for CPU'er for indlejrede programdesignhold.

Dette er en ramme for Verilog RTL-syntese. Det har i øjeblikket omfattende Verilog-2005-understøttelse og tilbyder et grundlæggende sæt af syntesealgoritmer for diverse programdomæner.

Yosys kan tilpasse til at udføre alle syntesejob ved at kombinere de eksisterende gennemløb (algoritmer) via synteseskripter og tilføje yderligere gennemløb efter behov ved at udvide yosys C++-kodebasen.

Alliance er et komplet sæt af frie CAD-værktøjer (værktøjer til computerassisteret design) og flytbare biblioteker til VLSI-design. Det inkluderer en VHDL-kompiler og -simulator, værktøjer til logisk syntese, samt værktøjer til automatiske placeringer og ruter.

Der leveres et komplet sæt af flytbare CMOS-biblioteker, inklusive en RAM-generator, en ROM-generator og en datasti-kompiler.

Alliance er resultatet af en indsats på over mere end ti år, der er lagt i ASIM-afdelingen på LIP6-laboratoriet ved universitetet Pierre et Marie Curie (Paris VI, Frankrig).

Alliance er blevet brugt til forskningsprojekter såsom den superskalare mikroprocessor med 875.000 transistorer, StaCS og ruteren IEEE Gigabit HSL Router med 400.000 transistorer.

Alliance tilbyder CAD-værktøjer som dækker de fleste arbejdsgange inden for digitalt design:

• VHDL-kompilering og -simulering
• Modeltjek og formel bevisførelse
• RTL- og Logik-syntese
• Datasti-kompilering
• Oprettelse af makroceller
• Placering og rute
• Redigering af layout
• Udtræk og verifikation af Netlist
• Tjek af designregler

Kommandolinjeværktøjet kan bruges til at rapportere statistik om GDSII-geometrier og eksportere dem til andre filformater, specielt inklusive GMSH-geometriformatet.

Det er »eksempelprogrammet« for libGDSII, der er C++-biblioteket for arbejde med GDSOII-binære datafiler.

Denne pakke indeholder også eksempler på GDSII-filer.

Dette er et C++-bibliotek til arbejdet med GDSII-binære datafiler, lavet primært for brug med de beregningsmæssige elektromagnetiske koders scuff-em og meep, men tilstrækkelig alment så kan også bruges til andre formål.

Denne pakke indeholder udviklingsfilerne for biblioteket.

Gdspy er et Pythonmodul til at oprette/importere/sammenføje GDSII-strømfiler. Det indeholder nøglebiblioteker til at oprette komplekse CAD-layout.

Funktioner:

• Booleske operationer på polygoner (AND, OR, NOT, XOR) baseret på clipping-algoritmen
• Polygonforskydning (indad og udad skalering af polygoner)
• Effektive punkt i polygon-løsninger for store tabelsæt

Denne pakke installerer biblioteket for Python 3.

Coriolis is a set of tools for VLSI backend flow.

It's main features are:

• An analytic placer Etesian (based on Coloquinte).
• A router Katana for digital designs. An extension toward mixed design is currently under development.
• Python fast prototyping capabilities and layout procedural description.