Debian Electronics ASIC development packages

Electric ist ein mächtiges elektrisches CAD-System, das viele verschiedene Arten von Schaltkreisen unterstützt, einschließlich eigenem IC-Layout (ASICs), schematischen Zeichnungen, Spezifikationen in Hardware Description Languages und gemischten elektromechanischen Layouts.

gtkwave ist ein Betrachter für VCD-Dateien (Value Change Dump - Wert-Änderungs-Ausgabe). Diese Dateien werden normalerweise von Simulatoren für Digitalschaltungen erzeugt. (Diese Dateien haben nichts mit Video-CDs zu tun!)

Gwave ist ein Werkzeug für die Betrachtung von Analogdaten wie zum Beispiel die Ausgabe von Spice-Simulationen.

Gwave liest die Originaldaten von spice2G6, spice3F5 oder ngspice sowie ein tabellarisches ASCII-Format, das sich für den Einsatz mit gnucap oder selbst entwickelten Werkzeugen eignet. Es kann auch die von mehreren kommerziellen, Spice-artigen Simulatoren wie hspice, tspice und nanosim geschriebenen Binär- und ASCII-Dateien lesen.

Es unterstützt mehrere »Platten« (Gradnetze), in denen es jeweils mehrere Variablen anzeigt. Zwei senkrechte Balken-Positionsmarken stehen für Messungen von Zeitdifferenzen zur Verfügung. Mehrere Dateien können für den Vergleich der Ergebnisse verschiedener Simulationen gleichzeitig geladen werden.

Icarus Verilog is intended to compile all of the Verilog HDL as described in the IEEE-1364 standard. It is not quite there yet. It does currently handle a mix of structural and behavioral constructs.

The compiler can target either simulation, or netlist (EDIF).

This is very good viewer for GDSII and other layout files used in the semiconductor industry.

It is similar to 'magic', but has a much more modern GUI and is more robust handling all kinds of GDSII files created by various other tools. Its focus is more on viewing than on editing, but it also has limited, but expanding, support for DRC and extraction for LVS.

Magic ist ein ehrwürdiges VLSI-Layout-Werkzeug, geschrieben in den 1980er Jahren in Berkeley von John Ousterhout, jetzt berühmt vor allem für das Schreiben der Scripting-Interpretersprache Tcl. Zum großen Teil aufgrund seiner liberalen Berkeley-Lizenz ist magic bei Universitäten und kleinen Unternehmen beliebt geblieben. Die Open-Source-Lizenz hat es VLSI-Ingenieuren mit einer Neigung zur Programmierung ermöglicht, clevere Ideen umzusetzen und magic dabei zu helfen, mit der Fertigungstechnologie Schritt zu halten. Es sind jedoch die gut durchdachten Kernalgorithmen, die magic den größten Teil seiner Popularität verleihen. Magic wird weithin als das einfachste Werkzeug für das Layout von Schaltungen bezeichnet, selbst für Menschen, die sich letztendlich auf kommerzielle Werkzeuge für ihren Produktdesign-Ablauf verlassen.

Netgen is a tool for comparing netlists, a process known as LVS, which stands for "Layout vs. Schematic". This is an important step in the integrated circuit design flow, ensuring that the geometry that has been laid out matches the expected circuit.

Very small circuits can bypass this step by confirming circuit operation through extraction and simulation. Very large digital circuits are usually generated by tools from high-level descriptions, using compilers that ensure the correct layout geometry. The greatest need for LVS is in large analog or mixed-signal circuits that cannot be simulated in reasonable time.

Note that the executable name in Debian is 'netgen-lvs'. For details, see /usr/share/doc/netgen-lvs/README.Debian

After synthesis, place and route of a digital circuit, it is necessary to verify the timing of the design. OpenSTA is a tool for doing exactly that. It has a Tcl interface for entering commands for analysing designs.

It typically takes as input a verilog netlist, a liberty file, and other parasitics information from the placed and routed design.

Qrouter is a tool to generate metal layers and vias to physically connect together a netlist in a VLSI fabrication technology. It is a maze router, otherwise known as an "over-the-cell" router or "sea-of-gates" router. That is, unlike a channel router, it begins with a description of placed standard cells, usually packed together at minimum spacing, and places metal routes over the standard cells.

Qrouter uses the open standard LEF and DEF formats as file input and output. It takes the cell definitions from a LEF file, and analyzes the geometry for each cell to determine contact points and route obstructions. It then reads the cell placement, pin placement, and netlist from a DEF file, performs the detailed route, and writes an annotated DEF file as output.

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

This is a framework for Verilog RTL synthesis. It currently has extensive Verilog-2005 support and provides a basic set of synthesis algorithms for various application domains.

Yosys can be adapted to perform any synthesis job by combining the existing passes (algorithms) using synthesis scripts and adding additional passes as needed by extending the yosys C++ code base.

Alliance ist ein vollständiger Satz freier CAD-Werkzeuge und portabler Bibliotheken für VLSI-Design. Es sind ein VHDL-Compiler und -Simulator, Werkzeuge für Logiksynthese sowie automatische Platzierungs- und Routing-Werkzeuge enthalten.

Weiterhin bietet Alliance eine vollständige Sammlung portabler CMOS-Bibliotheken, darunter einen RAM- und einen ROM-Generator, sowie einen Datenpfad-Compiler.

Alliance ist während mehr als zehn Jahren an der ASIM-Abteilung des LIP6-Labors der Universität Pierre und Marie Curie (Paris VI, Frankreich) entstanden.

Alliance wurde für Forschungsprojekte wie den superskalaren Mikroprozessor StaCS mit 875.000 Transistoren und den IEEE Gigabit HSL Router mit 400.000 Transistoren verwendet.

Alliance enthält CAD-Werkzeuge, die die meisten der Arbeitsabläufe des digitalen Konstruierens abdecken:

• VHDL-Kompilierung und -Simulation
• Modellüberprüfung und formaler Beweis
• Widerstands-Transistor-Logik und Logiksynthese
• Datenpfadkompilierung
• Erstellung von Makrozellen
• Platzieren und Routen
• Bearbeitung des Layouts
• Extrahierung und Verifikation von Netzlisten
• Prüfung auf Einhaltung der Design-Regeln

The command line tool can be used for reporting statistics on GDSII geometries and export them to other file formats, notably including the GMSH geometry format.

It is the "example application" for libGDSII which is a C++ library for working with GDSII binary data files.

This package also contains example GDSII files.

This is a C++ library for working with GDSII binary data files, intended primarily for use with the computational electromagnetism codes scuff-em and meep but sufficiently general-purpose to allow other uses as well.

This package contains the development files for the library.

Gdspy is a Python module for creating/importing/merging GDSII stream files. It includes key libraries for creating complex CAD layouts.

Features:

• Boolean operations on polygons (AND, OR, NOT, XOR) based on clipping algorithm
• Polygon offset (inward and outward rescaling of polygons)
• Efficient point-in-polygon solutions for large array sets

This package installs the library for Python 3.

Coriolis is a set of tools for VLSI backend flow.

It's main features are:

• An analytic placer Etesian (based on Coloquinte).
• A router Katana for digital designs. An extension toward mixed design is currently under development.
• Python fast prototyping capabilities and layout procedural description.