Debian Electronics ASIC development packages

Electric è un sofisticato sistema CAD per disegno elettrico che può gestire molte forme di progettazione dei circuiti, inclusi layout IC personalizzati (ASIC), disegni di schemi, specifiche del linguaggio di descrizione dell'hardware e layout ibridi elettro-meccanici.

gtkwave è un visualizzatore per file VCD (Value Change Dump) che sono solitamente creati da simulatori di circuiti digitali. Questi file non hanno nulla a che vedere con i Video CD!

Gwave è uno strumento per visualizzare dati analogici, come l'output di simulazioni Spice.

Gwave può leggere file "raw" da spice2G6, spice3F5 o ngspice e un formato ASCII tabulare adatto per l'uso con GnuCAP o altri strumenti auto-costruiti. Può anche leggere diversi file binari e ascii scritti per simulatori stile spice commerciali, come hspice, tspice e nanosim.

Supporta "pannelli" (griglie) multiple ciascuna con visualizzate variabili multiple. Sono disponibili due cursori a barra verticali per misure di differenze temporali. Possono essere caricati file multipli per comparare i risultati di diverse simulazioni.

Icarus Verilog è pensato per compilare tutti i Verilog HDL come descritto nello standard IEEE-1364. Non è ancora del tutto pronto. Al momento gestisce vari costrutti strutturali e comportamentali.

Il compilatore può usare come target una simulazione o un elenco delle connessioni (EDIF).

Visualizzatore molto buono per GDSII e altri file di disposizione usati nell'industria dei semiconduttori.

È simile a "magic", ma ha una GUI molto più moderna ed è più robusto nella gestione di tutti i tipi di file GDSII creati da vari altri strumenti. Si concentra più sulla visualizzazione che sulla modifica, ma ha anche un supporto limitato, ma in espansione, per DRC ed estrazione per LVS.

magic è un venerabile strumento per tracciati VLSI scritto negli anni '80 a Berkeley da John Ousterhout, oggi famoso principalmente per avere creato il linguaggio di scripting interpretato Tcl. Grazie in gran parte alla licenza open-source liberale di Berkeley, magic è rimasto popolare nelle università e nelle piccole aziende. La licenza open-source ha permesso agli ingegneri di VLSI con una tendenza alla programmazione di implementare idee intelligenti e aiutare magic a rimanere alla pari con la tecnologia di fabbricazione. Tuttavia, sono gli algoritmi base ben pensati che danno a magic la maggior parte della sua popolarità. magic è ampiamente citato per essere lo strumento più facile da usare per la disposizione dei circuiti, anche per persone che alla fine si affidano a strumenti commerciali per il loro flusso di progettazione del prodotto.

Netgen is a tool for comparing netlists, a process known as LVS, which stands for "Layout vs. Schematic". This is an important step in the integrated circuit design flow, ensuring that the geometry that has been laid out matches the expected circuit.

Very small circuits can bypass this step by confirming circuit operation through extraction and simulation. Very large digital circuits are usually generated by tools from high-level descriptions, using compilers that ensure the correct layout geometry. The greatest need for LVS is in large analog or mixed-signal circuits that cannot be simulated in reasonable time.

Note that the executable name in Debian is 'netgen-lvs'. For details, see /usr/share/doc/netgen-lvs/README.Debian

After synthesis, place and route of a digital circuit, it is necessary to verify the timing of the design. OpenSTA is a tool for doing exactly that. It has a Tcl interface for entering commands for analysing designs.

It typically takes as input a verilog netlist, a liberty file, and other parasitics information from the placed and routed design.

Qrouter è uno strumento per generare strati metallici e "vie" per connettere fisicamente una netlist nella tecnologia di fabbricazione VLSI. È uno sbrogliatore maze altrimenti conosciuto come "over-the-cell" o "sea-of-gates". Vale a dire che, a differenza di uno sbrogliatore channel, inizia con una descrizione delle celle standard posizionate, comunemente raggruppate alla distanza minima, e posiziona le tracce metalliche sopra le celle standard.

Qrouter usa i formati standard aperti LEF e DEF come file di input e output. Prende le definizioni delle celle da un file LEF e analizza la geometria di ogni cella per determinare i punti di contatto e gli ostacoli per le tracce. Poi legge da un file DEF le posizioni delle celle e dei piedini e la netlist, esegue lo sbroglio dettagliato e scrive in output un file DEF annotato.

Verilator è il più veloce simulatore libero di Verilog HDL e batte molti simulatori commerciali. Compila Verilog sintetizzabile (non codice per benchtest!), più alcune dichiarazioni PSL, SystemVerilog e Synthesis in codice C++ o SystemC. È progettato per vasti progetti in cui prestazioni veloci di simulazione sono di primaria importanza ed è specialmente adatto per generare modelli eseguibili di CPU per gruppi di progettazione di software embedded.

Questa è un'infrastruttura per la sintesi di RTL Verilog. Attualmente ha una gestione ampia di Verilog-2005 e fornisce un insieme di base di algoritmi di sintesi per svariati domini d'applicazione.

Yosys può essere adattato per eseguire qualsiasi lavoro di sintesi combinando i passaggi esistenti (algoritmi) usando script di sintesi e aggiungendo i passaggi aggiuntivi necessari estendendo la base di codice C++ di Yosys.

Alliance è un insieme completo e libero di strumenti e librerie portabili per CAD per progetti VLSI. Include un compilatore e un simulatore VHDL, strumenti di sintesi logica e strumenti automatici per posizionamento e percorsi.

È fornito un insieme completo di librerie portabili CMOS, incluso un generatore RAM, un generatore ROM e un compilatore per percorso dei dati.

Alliance è il risultato di più di dieci anni di lavoro effettuato al dipartimento ASIM del laboratorio LIPS6 dell'Università Pierre et Marie Curie (Paris IV, Francia).

Alliance è stato usato per progetti di ricerca come il microprocessore superscalare StaCS dotato di 875.000 transistor e il router IEEE Gigabit HSL dotato di 400.000 transistor.

Alliance fornisce strumenti CAD che coprono la maggior parte di tutti i flussi di disegno digitali:

• compilazione e simulazione VHDL,
• controllo e prova formale dei modelli,
• RTL e sintesi logica,
• compilazione per percorso dei dati,
• generazione di macro-celle,
• posizionamento e percorsi,
• modifica della struttura,
• estrazione e verifica delle netlist,
• controllo delle regole di disegno.

Lo strumento a riga di comando può essere usato per riportare statistiche sulle geometrie GDSII ed esportarle in altri formati incluso, in particolare, il formato per geometrie GMSH.

È "l'applicazione d'esempio" per libGDSII, che è una libreria C++ per lavorare con file dati binari GDSII.

Questo pacchetto contiene anche file GDSII d'esempio.

This is a C++ library for working with GDSII binary data files, intended primarily for use with the computational electromagnetism codes scuff-em and meep but sufficiently general-purpose to allow other uses as well.

This package contains the development files for the library.

Gdspy è un modulo Python per creare/importare/fondere file di flussi GDSII. Include librerie chiave per creare disegni CAD complessi.

Funzionalità:

• operazioni booleane su poligoni (AND, OR, NOT, XOR) basate su un algoritmo di ritaglio;
• offset di poligoni (ridimensionamento di poligoni verso l'interno e verso l'esterno);
• soluzioni efficienti punto-in-poligono per grandi insiemi di array.

Questo pacchetto installa la libreria per Python 3.

Coriolis is a set of tools for VLSI backend flow.

It's main features are:

• An analytic placer Etesian (based on Coloquinte).
• A router Katana for digital designs. An extension toward mixed design is currently under development.
• Python fast prototyping capabilities and layout procedural description.