Debian Electronics ASIC development packages

Electric est un système de CAO électrique sophistiqué qui peut traiter plusieurs formes de conception de circuits, incluant la structure des IC personnalisés (ASIC), les dessins de schémas, un langage de spécifications de description de matériel et une structure hybride électro-mécanique.

Gtkwave est un afficheur de fichiers VCD (« Value Change Dump ») qui sont en général créés par des simulateurs de circuit numérique. (Ces fichiers n'ont aucun rapport avec les CD vidéo !)

Gwave est un outil pour visualiser des données analogiques telles que la sortie de simulations de SPICE.

Gwave peut lire les fichiers « bruts » de spice2G6, spice3F5 ou ngspice, et le format tabulaire en ASCII adapté pour GnuCAP ou des outils maison. Il peut aussi lire plusieurs fichiers binaires ou en ASCII écrits par des simulateurs commerciaux de type SPICE tels que hspice, tspice et nanosim.

Il prend en charge plusieurs « tableaux » (graticules) avec plusieurs variables affichées dans chaque. Deux barres de curseur verticales sont disponibles pour des mesures de différence de temps. Plusieurs fichiers peuvent être chargés pour comparer les résultats de plusieurs simulations.

Icarus Verilog est prévu pour compiler tout le code Verilog HDL, tel qu’il est décrit dans le standard IEEE-1364. Ce n’est pas encore entièrement réalisé. Actuellement, il gère un mélange de constructions structurelles et comportementales.

Le compilateur peut viser soit une simulation, soit une liste de liens (netlist – EDIF).

Il s’agit d’un très bon visualisateur pour GDSII et les fichiers de couche utilisés dans l’industrie des semiconducteurs.

Il est similaire à « magic », mais possède une interface graphique beaucoup plus moderne et est plus robuste dans la prise en charge de toutes sortes de fichiers GDSII créés avec divers autres outils. Son but est plus dans l’affichage que dans l’édition, mais il a aussi une prise en charge limitée, mais croissante, pour DRC et de l’extraction pour LVS.

Magic est un outil vénérable d’intégration à très grande échelle (VLSI), écrit dans les années 80 à Berkeley par John Ousterhout, actuellement célèbre principalement pour son écriture du langage Tcl d’interpréteur de script. Dû en grande partie à la licence libérale de code source ouvert de Berkeley, magic est toujours resté populaire dans les universités et les petites entreprises. La licence de code source ouvert a permis aux ingénieurs VLSI enclins à la programmation de mettre en œuvre des idées astucieuses et d’aider magic à rester au fait des technologies de fabrication. Cependant, ce sont des algorithmes centraux bien pensés qui confèrent à magic la plus grande part de sa popularité. Magic est largement reporté comme étant l’outil le plus facile pour réaliser des circuits imprimés, même pour ceux qui en définitive dépendent d’outils commerciaux pour le processus de création de produits.

Netgen is a tool for comparing netlists, a process known as LVS, which stands for "Layout vs. Schematic". This is an important step in the integrated circuit design flow, ensuring that the geometry that has been laid out matches the expected circuit.

Very small circuits can bypass this step by confirming circuit operation through extraction and simulation. Very large digital circuits are usually generated by tools from high-level descriptions, using compilers that ensure the correct layout geometry. The greatest need for LVS is in large analog or mixed-signal circuits that cannot be simulated in reasonable time.

Note that the executable name in Debian is 'netgen-lvs'. For details, see /usr/share/doc/netgen-lvs/README.Debian

After synthesis, place and route of a digital circuit, it is necessary to verify the timing of the design. OpenSTA is a tool for doing exactly that. It has a Tcl interface for entering commands for analysing designs.

It typically takes as input a verilog netlist, a liberty file, and other parasitics information from the placed and routed design.

Qrouter is a tool to generate metal layers and vias to physically connect together a netlist in a VLSI fabrication technology. It is a maze router, otherwise known as an "over-the-cell" router or "sea-of-gates" router. That is, unlike a channel router, it begins with a description of placed standard cells, usually packed together at minimum spacing, and places metal routes over the standard cells.

Qrouter uses the open standard LEF and DEF formats as file input and output. It takes the cell definitions from a LEF file, and analyzes the geometry for each cell to determine contact points and route obstructions. It then reads the cell placement, pin placement, and netlist from a DEF file, performs the detailed route, and writes an annotated DEF file as output.

Verilator est le simulateur Verilog HDL libre le plus rapide, dépassant beaucoup de simulateurs commerciaux. Il compile du Verilog synthétisable (mais pas du code de banc d’essai !), plus quelques assertions PSL, SystemVerilog ou Synthesis dans du code C++ ou SystemC. Il est conçu pour de vastes projets où des performances rapides de simulation sont le souci principal, et il convient parfaitement pour créer des modèles d’exécutables de CPU pour des équipes concevant des logiciels embarqués.

Il s’agit d’un cadriciel pour la synthèse RTL Verilog. Actuellement, il prend en charge de manière importante Verilog-2005 et fournit un ensemble basique d’algorithmes de synthèse pour des domaines d’applications variés.

Yosys peut être adapté pour réaliser tout travail de synthèse en combinant les passages existants (algorithmes) en utilisant des scripts de synthèse et en ajoutant des passages, selon les besoins, en étendant la base codée en C++ de yosys.

Alliance est un ensemble complet d'outils libre de CAD et de bibliothèques portables pour la conception VLSI. Il inclut un compilateur et simulateur VHDL, des outils de synthèse logique et des outils de place et route automatiques.

Un ensemble complet de bibliothèques CMOS portables est fourni, avec un générateur de RAM, un générateur de ROM ainsi qu'un compilateur data-path.

Alliance est le résultat de plus de 10 ans d'efforts du département ASIM du laboratoire LIP6, université de Pierre et Marie-Curie (Paris VI, France).

Alliance a été utilisé par des projets de recherche comme les transistors 875 000, le microprocesseur superscalaire StaCS et les transistors 400 000 des routeurs HSL Gigabit IEEE.

Alliance fournit les outils CAD qui couvrent à peu près tous les schémas de conception numérique :

• compilation et simulation VHDL ;
• vérificateur de modèle et preuves formelles ;
• RTL et synthèse logique ;
• compilation data-path ;
• génération de macro-cellule ;
• place et route ;
• édition par couche ;
• extraction et vérification de Netlist ;
• règles de conception et vérification.

Cet outil en ligne de commande peut être utilisé pour le rapport de statistiques de géométries au format GDSII et les exporter dans d’autres formats, notamment celui de géométrie GMSH.

C’est un « exemple d’utilisation » pour libGDSII, qui est une bibliothèque C++, pour travailler avec les fichiers binaires de données au format GDSII.

Ce paquet fournit aussi des exemples de fichiers GDSII.

This is a C++ library for working with GDSII binary data files, intended primarily for use with the computational electromagnetism codes scuff-em and meep but sufficiently general-purpose to allow other uses as well.

This package contains the development files for the library.

Gdspy is a Python module for creating/importing/merging GDSII stream files. It includes key libraries for creating complex CAD layouts.

Features:

• Boolean operations on polygons (AND, OR, NOT, XOR) based on clipping algorithm
• Polygon offset (inward and outward rescaling of polygons)
• Efficient point-in-polygon solutions for large array sets

This package installs the library for Python 3.

Coriolis is a set of tools for VLSI backend flow.

It's main features are:

• An analytic placer Etesian (based on Coloquinte).
• A router Katana for digital designs. An extension toward mixed design is currently under development.
• Python fast prototyping capabilities and layout procedural description.